وverilog2vhdl هو الأداة التي تم تطويرها لأولئك الذين يريد تحويل تصميم فيريلوج الموجودة في VHDL & nbsp؛ يمكنك وVHDL ولدت قد لا تعمل كما هو، وربما تحتاج بعض التصحيح اليدوي لضمان نوع البيانات VHDL مطابقة. وقد تم تطوير هذا في جاوة (1.6.x) من أجل جعله منصة مستقلة والمجمعة كملف JAR قابل للتنفيذ. انقر هنا لتحميل هذا مترجم حر لمنصة لينكس وانقر هنا لتحميل البرنامج ويندوز.
الاستعمال:
verilog2vhdl -في simple_and.v -top simple_and_top -out simple_and.vhd
OR
جافا جرة $ EDAUTILS_ROOT / ليب / verilog2vhdl.jar -في simple_and.v -top simple_and -out output.vhd
هناك مفاتيح أخرى مثل -only_entity لخلق مجرد كيان correspomding إلى الأعلى المحدد. وبالمثل، هناك -only_component لإنشاء إعلان مكون الموافق الوحدة النمطية المحددة
المتطلبات:.
جافا 2 الإصدار القياسي للبيئة وقت التشغيل
لم يتم العثور على التعليقات